罗盘 / 芯粒异构集成标准化
暗星档案 · 未点亮的星芯粒异构集成标准化
本条为初评草案（AI 辅助编目）：T 阶为三问初评（撬动面 × 停滞度 × 临界性），双评过 σ 门并红蓝复核后才升"已建档"。查不到的字段留空不编。点亮者会进入亮星候选流程，其贡献与星阶按 HCF 独立重评，不从暗星自动继承。
芯粒异构集成标准化T5 量级 · 新星
让不同厂商造的芯片小块能像乐高一样拼成一颗大芯片
暗星编号DS-0759
轴A · 可及性与成员福祉
领域ai-computing
状态初评草案 · 待双评与红蓝复核
这是什么 · 为什么难
单颗芯片受光刻机曝光面积（reticle limit）限制，做不出AI所需的超大算力芯片；芯粒（chiplet）技术把多个小芯片模块封装在一起组成大系统，但不同厂商的芯粒接口互不兼容。攻破意味着：AMD、Intel、高通等厂商的芯粒能像USB设备一样即插即用地组合，大幅降低超大算力芯片的设计成本和良率风险，让「拼积木造芯片」成为AI硬件的主流路径。
卡在哪 · 机制级卡点
UCIe（通用芯粒互联标准）已由AMD/Arm/Google/Intel/Meta/微软/高通/三星/台积电联合推进到3.0规范（2025年8月发布64GT/s速率），但跨厂商芯粒的实际互操作性验证、良率保证、光学互联芯粒等新形态的标准落地仍处早期，真正的多厂商混装产品尚未大规模量产验证。
谁在攻
UCIe联盟（AMD、Arm、ASE集团、谷歌云、英特尔、Meta、微软、高通、三星、台积电联合发起）
怎么参与
读 UCIe 3.0 规范白皮书，了解die-to-die互联协议栈，关注UCIe联盟成员企业的技术分享